verilog HDLBits刷题“Module cseladd”--模块 cseladd---Carry-select adder 进位选择adder

一、题目

ripple carry adder 的一个缺点（参见上一个练习） 是 adder 计算 carry out 的延迟（在最坏的情况下从 carry-in 开始）相当慢，并且第二阶段 adder 在第一阶段 adder 完成之前无法开始计算其 carry-out。这会使加法器变慢。一项改进是 carry-select adder，如下所示。第一级加法器与以前相同，但我们复制了第二级加法器，一个假设 carry-in=0，另一个假设 carry-in=1，然后使用快速的 2 对 1 多路复用器来选择哪个结果恰好是正确的。

在本练习中，您将获得与上一个练习相同的模块，该模块将两个 16 位数字与进位相加，并产生一个进出和 16 位总和。您必须使用您自己的 16 位 2 对 1 多路复用器实例化其中的三个来构建 carry-select 加法器。add16

如下图所示，将模块连接在一起。提供的模块具有以下声明：add16

module add16 ( input[15:0] a, input[15:0] b, input cin, output[15:0] sum, output cout );

 

模块声明

module top_module(input [31:0] a,input [31:0] b,output [31:0] sum
);

 二、分析

1、例化三个16位加法器，低16位进位为0，高16位的进位原本应来自低16位加法器的进位cout，为提高加法器的速度，分别假设高16位加法器的进位为0或1，可得到高16位加法器的输出。

2、根据低16位的进位输出（sel), 选择高16位加法器的输出作为32位加法器的高16位输出。

三、代码实现

module top_module(input [31:0] a,input [31:0] b,output [31:0] sum
);wire [15:0]sum_hi0,sum_hi1;wire [15:0]sum_low;reg [15:0]sum_hi_sel;wire sel;add16 inst1(.a(a[15:0]),.b(b[15:0]),.cin(1'b0),.cout(sel),.sum(sum_low));add16 inst2(.a(a[31:16]),.b(b[31:16]),.cin(1'b0),.cout(),.sum(sum_hi0));add16 inst3(.a(a[31:16]),.b(b[31:16]),.cin(1'b1),.cout(),.sum(sum_hi1));always@(*)begincase(sel)1'b0:sum_hi_sel<=sum_hi0;1'b1:sum_hi_sel<=sum_hi1;endcaseendassign sum={sum_hi_sel,sum_low};
endmodule

四、时序