【FPGA】modelsim编译verilog代码产生错误集合
错误1：
LHS in procedural continuous assignment may not be a net
可能是一些变量不能放在一些begin和end中，改下assign的位置
新手求助 LHS in procedural continuous assignment may not be a net - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名：电子顶级开发网) -
错误1：
可能是一些变量不能放在一些begin和end中，改下assign的位置
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