HOST处理器预读PCI设备
在PCI（Peripheral Component Interconnect）总线规范中，MRL（Memory Read Line）和MRM（Memory Read Multiple）是两种读取存储器地址空间的总线事务类型。
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MRL（Memory Read Line）：
- MRL总线事务用于从PCI设备读取单个存储器地址的数据，并且只读取一次。
- 它通常用于从PCI设备读取存储器地址空间中的一个单独数据块或一个数据字。
- MRL事务在读取完一个数据后就停止，适用于需要读取单个数据的情况。
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MRM（Memory Read Multiple）：
- MRM总线事务则更加高效，它从存储器地址的起始位置开始读取数据，并一直读取到下一个Cache行的边界。
- MRM事务的目的是利用预取（Prefetching）的方式，从存储器中一次读取多个连续的数据块到PCI设备的缓冲区中。
- 通过一次性读取多个数据块，MRM事务可以降低总线事务的开销，提高读取效率，特别是在连续存储器访问的情况下效果显著。
总体而言，MRL和MRM总线事务都用于PCI设备从系统主存取数据，但是它们的工作方式和效率略有不同，具体的选择取决于PCI设备对存储器数据的读取需求和性能优化的考量。
当PCI设备读取存储器时，数据缓存的时机取决于系统的缓存管理策略以及处理器的缓存控制机制。一般来说，数据可以在以下几个时刻被缓存：
处理器缓存（CPU Cache）：
如果处理器在读取PCI设备请求的存储器数据时，数据恰好已经存在于CPU的缓存中（Cache Hit），那么处理器可以直接从缓存中获取数据，而不需要从主存中读取。
这种情况下，数据在处理器进行访问时就已经被缓存了。
系统级缓存（System Cache）：
数据在传输过程中可能被系统级别的缓存或者总线缓存（如北桥缓存）所缓存。这些缓存通常用于优化主存访问的效率，尤其是对于频繁访问的数据块或者缓存行（Cache Line）。
PCI设备自身的缓冲区：
有些PCI设备具备自己的缓冲区，能够暂存从系统存储器中读取的数据。这些缓冲区有助于平衡PCI设备和主存之间的速度差异，避免频繁访问系统总线。
总体来说，PCI设备读取存储器的数据是否会被缓存取决于处理器和系统对于数据访问的管理策略，以及具体的系统架构和设计。处理器通过缓存控制和预取机制来优化存储器访问的性能，而PCI设备也可以利用自身的缓冲区来优化对存储器数据的读取操作。
PCI设备的BAR寄存器可以设置预读位，首先支持预读的BAR寄存器空间必须是一个Well-behavior的存储器空间，其次PCI设备必须能够接收来自PCI桥和HOST主桥的MRM(Memory Read Multiple)和MRL(Memory Read Line)总线事务。
如果PCI设备支持预读，那么当处理器对这个PCI设备进行读操作时，可以通过PCI桥启动预读机制(该PCI桥也需要支持预读)，使用MRM和MRL总线事务，对PCI设备进行预读，并将预读的数据暂时存放在PCI桥的预读缓冲中。
之后当PCI主设备继续读取PCI设备的BAR空间时，如果访问的数据在PCI桥的预读缓冲中，PCI桥可以不对PCI设备发起存储器读总线事务，而是直接从预读缓冲中获取数据，并将其传递给PCI主设备。当PCI主设备完成读总线事务后，PCI桥必须丢弃预读的数据以保证数据的完整性。此外当PCI桥预读的地址空间超越了PCI设备可预读BAR空间边界时，PCI设备需要“disconnect”该总线事务。
如果PCI桥支持“可预读”的存储器空间，而且其下挂接的PCI设备BAR空间也支持预读时，系统软件需要从PCI桥“可预读”的存储器空间中为该PCI设备分配空间。此时PCI桥可以将从PCI设备预读的数据暂存在PCI桥的预读缓冲中。
PCI总线规定，如果下游PCI桥地址空间支持预读，则其上游PCI桥地址空间可以支持也可以不支持预读机制。如图3 12所示，如果PCI桥B管理的PCI子树使用了可预读空间时，PCI桥A可以不支持可预读空间，此时PCI桥A只能使用存储器读总线事务读取PCI设备，而PCI桥B可以将这个存储器读总线事务转换为MRL或者MRM总线事务，预读PCI设备的BAR空间(如果PCI设备的BAR空间支持预读)，并将预读的数据保存在PCI桥B的数据缓冲中。
但是PCI总线不允许PCI桥A从其“可预读”的地址空间中，为PCI桥B的“不可预读”区域预留空间，因为这种情况将影响数据的完整性。
大多数HOST主桥并不支持对PCI设备的预读，这些HOST主桥并不能向PCI设备发出MRL或者MRM总线事务。由于在许多处理器系统中，PCI设备是直接挂接到HOST主桥上的，如果连HOST主桥也不支持这种预读，即便PCI设备支持了预读机制也没有实际作用。而且如果PCI设备支持预读机制，硬件上需要增加额外的开销，这也是多数PCI设备不支持预读机制的原因。
尽管如此本节仍需要对HOST处理器预读PCI设备进行探讨。假设在图3 12所示的处理器系统中，HOST主桥和PCI桥A不支持预读，而PCI桥B支持预读，而且处理器的Cache行长度为32B(0x20)。
如果HOST处理器对PCI设备的0x8000-0000–0x8000-0003这段地址空间进行读操作时。HOST主桥将使用存储器读总线事务读取PCI设备的“0x8000-0000~0x8000-0003这段地址空间”，这个存储器读请求首先到达PCI桥A，并由PCI桥A转发给PCI桥B。
PCI桥B发现“0x8000-0000–0x8000-0003这段地址空间”属于自己的可预读存储器区域，即该地址区域在该桥的Prefetchable Memory Base定义的范围内，则将该存储器读请求转换为MRL总线事务，并使用该总线事务从PCI设备[10]中读取0x8000-0000~0x8000-001F这段数据，并将该数据存放到PCI桥B的预读缓冲中。MRL总线事务将从需要访问的PCI设备的起始地址开始，一直读到当前Cache行边界。
之后当HOST处理器读取0x8000-0004~0x8000-001F这段PCI总线地址空间的数据时，将从PCI桥B的预读缓冲中直接获取数据，而不必对PCI设备进行读取。