【Verilog】期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？
系列文章
数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）
运算符
数据流建模
行为级建模
结构化建模
组合电路的设计和时序电路的设计
有限状态机的定义和分类
期末复习——数字逻辑电路分为哪两类？它们各自的特点是什么？
期末复习——VerilogHDL描述数字逻辑电路的建模方式有哪三种？它们的特点是？
期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）
- 系列文章
- 简要说明仿真时阻塞赋值和非阻塞赋值的区别
- always语句和initial语句的关键区别是什么？能否相互嵌套？
简要说明仿真时阻塞赋值和非阻塞赋值的区别
阻塞赋值方式：a=b。a的值立刻被赋为b，完成这条赋值语句后才能执行下一条语句。
非阻塞赋值方式：a<=b。这个赋值不是立刻执行的，而是在块结束时才完成，块内的多条非阻塞赋值语句在块结束时同时赋值。
always语句和initial语句的关键区别是什么？能否相互嵌套？
initial语句在时刻0开始，只执行一次。
always只要触发了敏感信号列表就会执行。
不能相互嵌套。