Verilog 学习路线
参考知乎
- 首先得学习数电和 Verilog 基础。
常问的 Verilog 基础
- 二分频是怎么写的
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阻塞和非阻塞及其应用
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写一个100MHz的时钟
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Reg 和 wire 的区别
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Logic 和 wire 的区别，两者可以转换吗
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用你最擅长的语言找出1-100的质数
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一个最简单的八位加法器应该怎么验证？才有完备性？2148在一个CPU系统中，有2个master通过一个2*1的AXI总线访问一个Slave简述如何构造验证场景来进行验证，并保证验证的完备性。
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FIFO 作为一个通用的逻辑单元模块，应该怎么测试？
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异步FIFO的测试点
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对同步电路和异步电路的理解
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跨时钟域
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状态机描述方法
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什么是建立时间和保持时间
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对于建立时间和保持时间违例的解决方法按优先级有？
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触发器和锁存器的区别
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ASIC开发基本流程
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低功耗设计方法和思路
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Clockjitter 和 clockskew 的区别
手撕代码
- 用任意语言写1-100的质数
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奇数分频和偶数分频
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画出可以检测10110串的状态转移图，要求没检测到一次该序列，输出两个周期的高电平信号，用低功耗方式
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用Verilog实现1bit信号边沿检测功能，输出一个周期宽度的脉冲信号
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异步复位，同步释放----
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跨时钟域（快时钟到慢时钟，或者是慢时钟到时钟）97，序列信号发生器，在dk信号作用下周期性输出“0010110111”
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描述带进位输入、输出的两位全加器。端口：A/B为加数，CIN为进位输入，S为和，COUT为进位输出----
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写一个同步FIFO，给定深度和位宽
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异步FIFO测试点，会画结构
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握手
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写一个100MHz的时钟
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红绿灯
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贩卖机
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断言和随机约束
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找出8bit中第一次出现1的个数verilog
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串并转换
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脉冲检测
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格雷码和二进制之间的转换