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  在高速电路设计中，原理图设计的完成仅只是成功设计的一小部分，随着设计频率的提高，PCB 设计中信号完整性、电源完整性、EMC、防护等对成功设计的重要性越来越高。本章标题的“完整性”不仅包括信号完整性、电源完整性，还包括 EMC、防护、热设计、结构、易测性等与 PCB 设计相关的内容，本章将基于这些要点，重点讨论如何成功地进行高速电路中的 PCB 设计。

1 与 PCB 及完整性设计相关的经典案例

【案例1】回流路径缺陷对高速信号质量的影响

测试时，发现某单板上 250MHz 的高速时钟信号 CLK1 有明显的振铃现象。

【讨论】
本案例中 CLK1 信号上的振铃虽不至于影响数据信号的时序裕量，但由于设计的严谨性，仍有必要研究清楚信号振铃的来源。

CLK1 信号由带有 PLL 功能的时钟驱动芯片 IC1 生成，IC1 同时输出与 CLK1 同频同相的时钟信号 CLK2 和 CLK3，这两个信号在接收端都没有出现振铃现象，可以基本确认 CLK1 上振铃的产生与 IC1 无关。

检查 PCB 设计图，该单板的 PCB 分 16 层，其中，CLK1 走线在第 7 层（信号层），相邻层中，第 6 层是信号层，第 5 层是完整的 GND 层，第 8 层是完整的电源层（3.3V 电源平面），且第 7 层与第 6 层相较远，因此，第 7 层的信号将选取第 8 层作为参考层。在 PCB 上，同时打开第 7、8 两层及只打开第 7 层的情况，分别如下图所示。

CLK1 信号附近存在大量的信号过孔，这些过孔将实现从第 1 层直到第 16 层的连通，在第 8 层（在其他电源层或地层也是如此），为避免信号过孔与电源平面短路，信号过孔外还增加了一圈反焊盘（Anti-pad），反焊盘不含任何电气属性。

如下图所示为过孔的截面图。在钻孔的内径d1外壁上铺铜箔，实现各层的导通，直径d2为焊盘的外径。d2和d3之间的空心圆即为反焊盘，不具备任何电气连通性。

信号 CLK1 以相邻的第 8 层电源平面作为参考层，构成回流路径时，由于反焊盘的存在，将使该路径增长，造成回流路径阻抗的不连续，从而对信号质量构成影响。

在设计时，PCB 设计工程师与 CLK1 信号绕线时，只打开了第 7 层，如第一张图（b）中的情况，无法检查回流路径的完整性，只有同时打开走线层和参考层，如第一张图（a）中的情况，才能清晰地发现问题。

需补充的是，有时反焊盘在设计中也能起到奇效。在高密度设计中，经常发生同一段走线宽度发生改变的情况，如下图所示，由于信号线需要穿越 BGA 封装器件的下方，B 段走线比 A 段稍细一些。

由于线宽的变化，信号阻抗将随之而改变，可能影响到信号的完整性，此时，若在参考平面上与走线对应的区域，有意地布置反焊盘，能起到保持整段走线阻抗基本不变的效果。

【拓展】
在对 PCB 设计图进行检查时，除在同一层内检查信号的走线、周围信号的干扰等外，还需同时打开本层与相邻层，重点检查以下几点：
（1）回流路径是否完整。
（2）相邻层之间是否存在高速信号的长距离平行走线。

2 PCB 层叠结构与阻抗计算

2.1 Core 和 PP

在介绍 PCB 层叠结构之前，先简要地介绍 PCB 的两个重要组成部分：Core 和 Prepreg（半固态片，简称 PP）。

如下图所示，Core 的两个表层都铺有铜箔，可作为信号层、电源层、地层等导电层，Core 的上、下表层之间填充的是固态材料；PP 的表面不铺铜箔，在 PCB 中起填充作用，其材质是半固态的树脂材料，因此比 Core 略软一些。

在制作多层板时，需配合使用 Core 和 PP，一般在两个 Core 之间选用 PP 作为填充物。根据层叠结构的不同，Core 和 PP 有多种厚度可供选择。

2.2 PCB 的层叠结构和阻抗设计

1. 层叠结构设计的先决条件

层叠结构的设计，需预先获取以下信息：
① 单板总层数，包括信号层、电源层、地层的数目。
② 单板厚度。
③ 单端信号和差分信号的目标阻抗。
④ PCB 的介电常数Er。

1）单板层数的确定

在 PCB 设计之前，设计者需根据单板尺寸、单板规模，如信号数目、电源种类等，以及 EMC 的要求粗略估计单板的信号层、电源层、地层的数目，从而获得单板的总层数。

总层数越多，布线越方便，EMC 性能越好，但成本也相应提高，因此，总层数的确定是系统权衡的过程。一般在 PCB 的设计过程中，首先需进行布局设计，布局完成后，根据 PCB 上关键器件的摆放位置，打开 PCB 设计软件的飞线显示功能，可以粗略估计这些关键器件之间的信号线密度，以便对信号层的数目进行评估。在确定信号层的数目之后，根据电源的种类、信号层隔离的要求等，可以评估所需电源层、地层的数目。

2）单板厚度

在机框式通信产品中，单板沿导轨插入机框，因此厚度与导轨宽度有关，同时单板的厚度还取决于总层数等因素。例如，14 层以内的单板厚度可以选择为 1.6mm，而 16 层以上的单板厚度需在 2mm 以上。在某些设计中，受限于导轨宽度，而单板总层数又不能减少，在这种情况下，可以采取削边的方式，将单板与导轨接触的区域削薄，而单板总层数和厚度仍然保持不变，从而，既满足了单板的层数，又可顺利插入机框。在这种设计中，需注意削边的区域内不得有信号线。

3）目标阻抗

从信号完整性考虑，要求在信号传输路径上实现阻抗的匹配，关于这一点，将在后续章节讨论。那么在传输路径上，阻抗设置为多少合适？从减小传输线损耗的角度考虑，一般取单端信号对地阻抗为 50Ω，而差分对信号间阻抗为 100Ω。

（4）PCB 材质的选择

（1）介电常数。介电常数是表征电磁场在特定材质中导通能力的参数，介电常数越大，则电磁场在该材质中导通的能力越强。

应用中，一般采用相对介电常数Er。Er的定义是，材质介电常数与真空介电常数的比值。真空中Er=1，而常用的 PCB 材质 FR4 的Er取值一般在 3.5～4.5 之间，即，电磁场在 FR4 中的导通能力比真空强，这也是高速电路在工作时，电磁场仍主要集中在 PCB 内的原因。

在 PCB 设计中，所选材质Er的值，对信号完整性有很大的影响。Er越高，高频信号越容易通过，即高频的损耗越大。常见的 FR4 的Er参数取值在 4.2～4.3，而在高速板的设计中，为减小高频损耗，往往取 FR4 的Er值为 3.5～3.8。

应用中需注意,Er的值随频率有略微的变化。

（2）材质正切值。材质正切值 tanδ 也称为材质损耗正切值，与Er相同，它也是一个与信号完整性相关的参数。

tanδ 等于流经材质的损耗能量与流经材质的无损能量的比值，tanδ 值越大，则信号的损耗越大。

与Er不同，tanδ 的值基本不随频率而变化。

在高速电路设计中，应尽量选择Er和 tanδ 小的材质，当然，Er和 tanδ 越小，PCB 的成本也越高。

2. 层叠结构与阻抗设计的流程

在获得以上几项先决参数后，可以开始层叠结构的设计。层叠结构设计的目标是确定以下几项参数：

① 信号层、电源层、地层的排列
② 信号层、电源层、地层的厚度
③ 在信号层上，单端信号的线宽，差分信号的线宽以及对内信号线的间距。

1）信号层、电源层、地层的排列

在多层板中，信号层、电源层、地层的排列顺序，对信号完整性有很大的影响。如下图所示，列出了两种六层板的层叠结构，这两种结构都由四层信号层与一层电源层、一层地层构成，但两种结构信号层的信号完整性性能却完全不同。

（1）对结构 1 的分析。

① 电源层与地层相邻，且距离较近，可以很好地实现电源与地之间的耦合。电路设计中，在器件的电源引脚和地引脚之间都并联有许多电容，其目的之一就是为了减小电源平面与地平面之间的阻抗，以便使电源平面所受到的干扰更容易地泄放到相对稳定的地平面上。而层叠结构设计中，电源平面与地平面之间的紧密耦合，可理解为在两者之间寄生了大量的小电容，因此对降低电源平面与地平面之间的阻抗有极好的作用。

② 信号层 3 与地层相邻，以完整的地层作为参考平面，因此信号完整性最好。

③ 信号层 2 与电源层相邻，若电源层是完整的平面，则同样也能获得较好的信号完整性，但若电源种类不止一种，则电源层需分块，不完整的参考平面会导致信号回流路径不通畅，对信号完整性存在一定影响。

④ 信号层 1、4 与信号层 2、3 相邻，很容易受到相邻信号层的影响，因此完整性最差。

（2）对结构 2 的分析。

① 电源层与地层不相邻，耦合较差，无法形成有效的寄生小电容。

② 信号层 1、2、3、4 相邻层都能找到地层或电源层作为参考平面，信号质量相对结构 1 更好一些。其中，信号层 1 和 4 位于表层，而表层的阻抗控制比内层更难，因此，从信号完整性而言，信号层 2 和 3 要好于 1 和 4。

通过以上对两种结构的讨论可知，各层的排列对信号完整性有很大的影响，在高速电路中，既存在高速的关键信号线，又存在相对低速的非关键信号线，前者应走线在完整性最好的层（如结构 1 和结构 2 的信号层 3），而后者的走线应选择在不同于前者的层上，对阻抗控制要求不严的信号线，可选择在表层（如结构 1 和结构 2 的信号层 1、4）走线。

2）线宽与层厚

线宽与层厚是决定信号完整性的两个关键因素。信号的阻抗可利用 Polar Instruments 公司开发的 Polar Si6000 等工具计算。

为获得某一特定的目标阻抗，信号线宽与信号所在层距离其相邻参考层的间距成正比，因此单板的厚度对线宽和层厚存在约束关系。信号线越宽，信号层与参考层之间的距离越大（即层的厚度越大），则总厚度可能超过前面提到的关于单板厚度的先决条件，反之亦然。在某些情况下，信号线宽和信号层与参考层之间的距离无法改变，此时，为保证单板的总厚度，可调整电源层与地层之间的间距，例如，在上图的结构 1 中，电源层与地层之间的距离不影响各信号层的阻抗，为满足线宽、信号层与参考层之间的距离、以及单板总厚度这三项要求，可略微调节电源层与地层之间的距离。

3. 层叠结构与阻抗设计的示例

本小节将以一个十六层板为例，对层叠结构和阻抗设计进行详细介绍。本示例的要求是设计一块高速电路板，信号最高频率要求达到 400MHz。

1）先决参数值的确定

在设计前，首先需确定四项先决参数。

（1）单板层数：根据布局以及关键器件之间的信号线密度，需要 8 层信号层；该单板有六种电源，其中 3.3V 和 2.5V 分布很广，遍布整板，而其他四种电源只是在局部使用，因此，需要 3 层电源层，其中 3.3V 和 2.5V 各单独使用一层，为完整的电源层，其他四种电源共同使用一层电源层，该层上存在电源分割；使用 3 层地层；表层只用做 BGA 器件或贴片器件的信号线扇出，不用于长距离的走线。综合上述，本单板共 16 层，其中信号层 10 层（包括两个表层），电源层 3 层，地层 3 层。

（2）单板厚度：2mm。

（3）目标阻抗：单端信号为 55±15Ω，差分信号为 100±15Ω。

（4）材质选择：选择 FR4，Er=4.2，该材料的 tanδ=0.002。

2）层叠结构和阻抗设计

如下图所示为该十六层板的层叠结构图，图中列出了各层材质，信号层、电源层、地层的排列，以及各层厚度。PCB 的表层，即第一层（TOP 层）和第十六层（BOTTOM 层）直接采用铜箔，而内层则采用 Core 的铜箔，Core 之间用 PP 填充。

由于 Core 内铺用固态材料填充，而 Core 之间用半固态材料 PP 填充，在多层 PCB 压制成型的过程中，Core 不易被压缩而 PP 则容易受到压缩而变形，因此相对 PP，Core 更适于相邻层的阻抗控制。

同时，由下图可以看出，PCB 的层叠结构在材质、厚度上是完全对称的。例如，第二、三两层处于同一个 Core，则对称的第十四、十五层也处于同一个 Core，且厚度完全相同。

线宽和各层厚度的确定过程如下：

根据单板厚度为 2mm、层数为 16 层（其中信号层 10 层，电源层和地层各 3 层），初步确定各层的厚度。

在初步确定各层厚度后，下面详细讨论如何计算信号层走线的宽度。

（1）表层单端信号

在 Si6000 软件中选择 Surface Microstrip（表面微带线，将在后续章节介绍），参见图 8.7，输入以下参数（除目标阻抗的单位是Ω外，其他参数的单位都是 mil）：Z0=55（目标阻抗），Er=4.2（相对介电常数），T=0.69（线厚），H=3.94（到参考平面的距离），计算可得线宽 W=6.254，取 W=6mil，重新计算 Z0=55.220，符合阻抗要求。因此，表层（第一层和第十六层）的单端信号线宽可确定为 6mil。

对表层，只考虑单端信号而不考虑差分信号，原因在于表层的阻抗控制效果较差。表层信号处于 FR4 与空气这两种介质之间，空气的相对介电常数略大于 1，而设计中选定的 FR4 的相对介电常数为 4.2，即表层信号所处介质的相对介电常数介于 1 和 4.2 之间，这个值不好确定，而计算过程中，选用的Er 值是 4.2，将使计算结果存在一定偏差，这也是表层阻抗控制效果差的原因。事实上，在高速电路设计中，一般不会在表层做长距离的走线，而只用作为信号线从器件引脚的短距离扇出，一旦扇出后，就立刻通过过孔进入阻抗控制相对较好的内层，再继续走线。

（2）内层单端信号

以信号层第三层为例，第三层附近有两个地层/电源层可供选择为参考层：第二层和第五层。由层叠结构图可知，第三层和第二层的距离是 3.94mil，和第五层的距离是 10.53mil，与第二层相距更近，即第三层的信号主要选择第二层作为构建回流路径。

在计算第三层信号阻抗时，信号层与相邻最近参考层之间的距离，以及两参考层之间的距离是必需的参数。

在 Si6000 软件中选择 Offset Stripline（非对称带状线），参见下图，输入以下参数：Z0=55，Er=4.2，T=0.69，H=15.16（参考层第二层和第五层之间的距离），H1=3.94（第三层到参考层第二层的距离），利用软件计算可得线宽 W=3.8，取 W=4mil。重新计算后得到Z0=51.93Ω，符合阻抗要求。因此第三层的单端信号线宽被确定为 4mil。其他信号层单端信号的线宽可用同样的方法计算。

由以上的过程可知，信号层第三层与相邻最近的参考层第二层之间的距离对阻抗的影响更大，这两层之间应使用固态材质，以获得稳定的阻抗。即，信号层与其主要的参考层最好位于同一个 Core 的两面，两层之间以固态材质而不是 PP 材质作为填充物。

（3）内层差分信号

仍以信号层第三层为例，参见下图，利用 Si6000 软件，可计算得当线宽 W=4mil，线间距 S=6mil 时，差分对阻抗为Z0=92.56Ω。

在这一步中，根据预先确定的各层厚度，利用工具软件，可得表层单端信号的线宽为 6mil，内层单端信号的线宽为 4mil，内层差分信号的线宽为 4mil，线间距为 6mil，这些线宽都符合 PCB 生产厂家的走线线宽要求，因此，上述层厚、线宽值的确定是正确的。需说明的是，在设计中，层厚、线宽的确定往往不能做到一次成功，而需多次反复的调整。

3）电源层、地层的确定

十六层叠层结构图中已经列出了供电电源层或地层使用的六层，这一步将进一步确定电源层和地层分别位于哪些层。

第八、九层位于 PCB 的中央，紧密相邻，一层作为电源层，另一层作为地层，能起到很好的耦合效果。考虑到需分隔的电源层（由四种电源共用）的电源平面较零碎，更需要与完整的地平面的耦合，因此，可确定第八层为地层、第九层为分割的电源层。

第二、十五层直接与表层相邻，从 EMC 的角度考虑，应选择为地层。

第五、十七层用作为 2.5V 和 3.3V 的电源平面。

在确定好电源层和地层后，还需相应地为信号层制定如下规则：

① 第十层的主要参考平面是第九层，而第九层是分割的电源层，对信号回流的影响较大，因此不建议在第十层走高速信号，对于一些非重要的信号，如控制信号、JTAG 信号等，由于它们的阻抗控制要求较弱，可走在第十层。

② 第七层的主要参考平面是第八层，第八层是完整的地平面，可为第七层提供很好的回流路径，但这两层之间填充的材质是 PP，PCB 制成后，在阻抗控制上可能存在一定偏差，因此，第七层可走高速信号，但对一些非常关键的高速信号，如单板上速率达到 400MHz 的差分对总线 SPI4.2，不建议走在第七层。

③ 第三层的主要参考平面是第二层，而第二层是完整的地平面，且两层之间采用固态材质填充，阻抗控制较好，适于走高速关键信号，同理，第十层适于走高速关键信号。

④ 第四层的主要参考平面是第五层，第五层是完整的 2.5V 电源平面，两层之间用固态材质填充，可将高速关键信号走在第四层，同时在本设计中，有大量的 DDR SDRAM 接口信号线，其中，DDR SDRAM 的地址、控制信号等都以 2.5V 为参考，建议将这些信号也走在第四层。

⑤ 第十三层的主要参考平面是第十二层，第十二层是完整的 3.3V 电源平面，两层之间用固态材质填充，高速关键信号可走在第十三层，同时，建议将由 3.3V 供电的许多单端信号，如时钟信号等，走在第十三层。

⑥ 第六、十一层的主要参考平面分别是第五、十二层，与参考平面之间用 PP 填充，阻抗控制可能存在偏差，因此，在这两层上可走高速信号，但不建议走非常关键的高速信号。

⑦ 设计时需注意，第三、四层，第六、七层，第十、十一层，第十三、十四层，这四对信号层彼此相邻，存在互相干扰的可能，因此在走线时，相邻信号层应正交走线，如第三层走线方向成横向，则第四层走线应成纵向。

讲解要点：

① 制作多层板时，需配合使用 Core 和 PP 这两种材质。
② 层叠结构设计的先决条件有：层数、厚度、信号目标阻抗、材质介电常数。
③ 层叠结构设计的目标有：其一，获得信号层、电源层、地层的排列顺序；其二，获得信号层、电源层、地层、PP 层的厚度；其三，获得单端信号的线宽，差分对信号的线宽以及对内层间距。