vivado DELAY_VALUE_XPHY、DIFF_TERM
延迟_值_XPHY
PORT对象上的DELAY_VALUE_XPHY属性指定要添加的延迟量
Versal XPHY逻辑接口的输入或输出路径。在的早期阶段
opt_design在重新生成高级I/O向导IP时
DELAY_VALUE_XPHY值将从PORT复制到的XPHY实例上
输入或输出路径。Vivado设计套件中存在DRCs，以确保
DELAY_VALUE_XPHY值与XPHY实例上的值对齐。在你
想要更新已实现的输入或输出路径上的延迟量
设计时，可以使用DELAY_value_XPHY将新值应用于PORT
所有物然后，您可以运行implementt_xphy_cores
-update_delay_value_only命令将新值存入XPHY
例子
体系结构支持
Versal建筑。
适用对象
•端口（get_Ports）
价值观
•对于没有级联的输入端口：0-625 ps
•对于级联的输入端口：0-1250 ps
•对于输出端口：0-625 ps
XDC Syntax
set_property DELAY_VALUE_XPHY <value> [get_ports port_name]
Where
• port_name is a top-level port
XDC Syntax Example
# Open a fully implemented design
open_checkpoint top_routed.dcp
# Update the delay on the input path from PORT dataIn
set_property DELAY_VALUE_XPHY 125 [get_ports dataIn]
implement_xphy_cores -update_delay_value_only
# Write a new checkpoint and device image with the updated delay
write_checkpoint top_routed_125.dcp
write_device_image top_routed_125.pdi
DIFF_TERM
差分终止（DIFF_TERM）属性支持差分I/O标准
用于输入和双向端口。它用于启用或禁用内置的100Ω，
差分终止。请参阅《7系列FPGA SelectIO资源用户指南》（UG471）
[参考文献2]了解更多信息。
DIFF_TERM表示应在差分输入上使用差分终止方法
和双向端口缓冲器，Vivado工具应将片上终端添加到
端口。
体系结构支持
7系列FPGA。
建议：对于UltraScale体系结构设备，应使用DIFF_TERM_ADV启用
差分终止。
适用对象
•端口（get_Ports）
°连接到差分输入缓冲器的输入或双向端口
•适用于使用以下IOSTANDARD之一的元件：
°LVDS、LVDS_25、MINI_LVDS_25
°PPDS_25
°RSDS_25
价值观
•TRUE：差分端接已启用。
•FALSE：差分终止被禁用（默认）。
语法
建议：使用语言模板或Vivado设计中的实例化模板
Suite 7 Series FPGA and Zynq-7000 SoC Libraries Guide（UG953）[Ref 25]以指定正确的语法。
差分终止（DIFF_TERM）属性支持差分I/O标准
用于输入和双向端口。它用于启用或禁用内置的100Ω，
差分终止。请参阅《7系列FPGA SelectIO资源用户指南》（UG471）
[参考文献2]了解更多信息。
DIFF_TERM表示应在差分输入上使用差分终止方法
和双向端口缓冲器，Vivado工具应将片上终端添加到
端口。
体系结构支持
7系列FPGA。
建议：对于UltraScale体系结构设备，应使用DIFF_TERM_ADV启用
差分终止。
适用对象
•端口（get_Ports）
°连接到差分输入缓冲器的输入或双向端口
•适用于使用以下IOSTANDARD之一的元件：
°LVDS、LVDS_25、MINI_LVDS_25
°PPDS_25
°RSDS_25
价值观
•TRUE：差分端接已启用。
•FALSE：差分终止被禁用（默认）。
语法
建议：使用语言模板或Vivado设计中的实例化模板
Suite 7 Series FPGA and Zynq-7000 SoC Libraries Guide（UG953）[Ref 25]以指定正确的语法。
Verilog Syntax
Assign the DIFF_TERM parameter immediately before the port declaration:
(* DIFF_TERM = "TRUE" *) input PORT
Verilog Syntax Example
// Enables differential termination on the specified port
(* DIFF_TERM = "TRUE" *) input CLK;
VHDL Syntax
Declare and specify the VHDL attribute as follows:
attribute DIFF_TERM : string;
attribute DIFF_TERM of port_name : signal is "TRUE";
VHDL Syntax Example
-- Designates differential termination on the specified port
attribute DIFF_TERM of CLK : signal is "TRUE";
XDC Syntax
set_property DIFF_TERM TRUE [get_ports port_name]
Where:
• set_property DIFF_TERM can be assigned to port objects.
• port_name is an input or bidirectional port connected to a differential buffer.
XDC Syntax Example
# Enables differential termination on port named CLK_p
set_property DIFF_TERM TRUE [get_ports CLK_p]