当前位置：首页 > news >正文

【Verilog】期末复习——设计一个带异步复位端且高电平有效的32分频电路

news 2025/8/23 9:06:45

系列文章

数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）
运算符
数据流建模
行为级建模
结构化建模
组合电路的设计和时序电路的设计
有限状态机的定义和分类
期末复习——数字逻辑电路分为哪两类？它们各自的特点是什么？
期末复习——VerilogHDL描述数字逻辑电路的建模方式有哪三种？它们的特点是？
期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）
期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？
期末复习——设计带进位输入和输出的8位全加器，包括测试模块
期末复习——举重比赛有三名裁判，当运动员将杠铃举起后，须有两名或两名以上裁判认可，方可判定试举成功，若用A、B、C分别代表三名裁判的意见输入，同意为1，否定为0；F为裁判结果输出

系列文章
设计一个带异步复位端且高电平有效的32分频电路

设计一个带异步复位端且高电平有效的32分频电路

module clkdiv(clk,reset,clkout);input clk,reset;output clkout;reg[4:0] counter;//32是2的5次方，需要5位计数器always @(posedge clk or posedge reset)beginif (reset == 1) counter <= 5'b00000;else counter<=counter+1;endassign clkout=counter[4];
endmodule

测试模块示例：

module clkdiv_tb;reg clk,reset;wire clkout;clkdiv U1(clk,reset,clkout);initialbeginclk=1'b0,reset=1'b1;#10 reset=1'b0;endalways #20 clk=~clk;
endmodule

查看全文

http://www.lryc.cn/news/276514.html