【ARM Trace32(劳特巴赫) 使用介绍 5 -- Trace32 scan dump 详细介绍】
文章目录
- 1.1 JTAG 测试逻辑架构
- 1.2 D型扫描触发器
- 1.2.1 全扫描介绍
- 1.3 IR 寄存器
- 1.4 TDR(Test data registers)
- 1.4.1 TDR 的实现
- 1.4.1.1 Bypass Register
- 1.4.1.2 Boundary-scan register
- 1.5 Scan Dump
- 1.5.1 soft fusion
1.1 JTAG 测试逻辑架构
图 1-1 片上测试逻辑概念图
如前面文章所述，测试逻辑架构必须包含的组件有
- 一个 TAP 控制器
- 一个指令寄存器 IR
- 一组测试数据寄存器 DR
测试逻辑架构示意图如上图1-1所示。
下面再简单介绍 图 1-1：
- TAP 控制器接收 TCK，TMS 和 TRST（可选）信号，产生 IR、DR和其他组件所需的时钟和控制信号，控制所要执行的操作，如复位、移位、捕获和更新等；