分频器的设计

分频器是用的最广的一种FPGA电路了，我最初使用的是crazybingo的一个任意分频器，可以实现高精度任意分频的一个通用模块，他的思想在于首先指定计数器的位宽比如32位，那么这个计数器的最大值就是2^32=4294967296，

假设系统时钟为50MHz，那么假如要想实现输出频率为fout，那么可以使用的频率控制字为：

K满足关系：

，那么设计计数器在每个时钟上升沿累加的值为K，当计数值为2^31时，clkout=1;否则clkout=0.最终即可以实现任意频率的输出，精度的计算方法为当K=1时，可以得到clkout=0.0116415321826934814453125Hz，也即是说可以输出的最小频率为0.011Hz

此外我们最为常见的分频器分为以下4种分析：

1.偶数分频

最简单，要想得到分频系数为N的频率输出，设定一个计数器，这个计数器从零开始加1，当加到N/2-1时计数器清零，或者clkout翻转，以此循环，即可实现偶数倍分频。

2.奇数分频（分占空比不确定以及占空比50%）

方法一：分频系数为N，占总比不确定：以三（N）分频为例，上升沿触发计数，计数器计数到1（N-1）/2时输出时钟翻转，计数到2（N-1）时再次翻转.代码为产生1/11占空比为十一分频时钟：在计数值为9和10时均反转时钟，是产生抽样脉冲的有效方法：

always @(posedge clk or posedge rst) beginif(rst)begin   //复位cnt<=0;clk_div11<=0;endelseif(cnt==9) beginclk_div11<=~clk_div11;   //时钟翻转cnt<=cnt+1;    //继续计数endelseif(cnt==10) beginclk_div11<=~clk_div11;   //时钟翻转cnt<=0;    //计数清零endelsecnt<=cnt+1;end

占空比50% ，则可以在上面的基础上，加上一个下降沿触发计数，然后将上升沿和下降沿产生的时钟进行相或运算，即可得到奇数分频输出。

reg clk1;reg[1:0]cnt1;always@(posedge clk or posedge rst) beginif(rst)begin   //复位cnt1<=0;clk1&l