北邮22级信通院数电：Verilog-FPGA（10）第十周实验 实现移位寄存器74LS595
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目录
一.代码部分
二.管脚分配
三.实现过程讲解及效果
一.代码部分
shift_register.v
module shift_register
(input clk,DS,OE,MR,input wire ST_CP,output reg [7:0] out = 8'b1111_1111,output reg Q7 = 1'b1
);always @ (posedge clk)begin if(!MR)begin out = 8'b1111_1111;Q7 = 1'b1;endelse if(OE)begin out <= 8'bzzzz_zzzz;Q7 <= 1'bz;endelse if(SH_CP)begin out[0] <= !DS;out[7:1] <= out[6:0];Q7 <= out[7];endenddebounce debounce_1(.clk(clk),.rst(MR),.key(ST_CP),.key_pulse(SH_CP));endmoduledebounce.v
module debounce (clk,rst,key,key_pulse);parameter N = 1; //要消除的按键的数量input clk;input rst;input [N-1:0] key; //输入的按键 output [N-1:0] key_pulse; //按键动作产生的脉冲 reg [N-1:0] key_rst_pre; //定义一个寄存器型变量存储上一个触发时的按键值reg [N-1:0] key_rst; //定义一个寄存器变量储存储当前时刻触发的按键值wire [N-1:0] key_edge; //检测到按键由高到低变化是产生一个高脉冲//利用非阻塞赋值特点，将两个时钟触发时按键状态存储在两个寄存器变量中always @(posedge clk or negedge rst)beginif (!rst) beginkey_rst <= {N{1'b1}}; //初始化时给key_rst赋值全为1，{}中表示N个1key_rst_pre <= {N{1'b1}};endelse beginkey_rst <= key; //第一个时钟上升沿触发之后key的值赋给key_rst,//同时key_rst的值赋给key_rst_prekey_rst_pre <= key_rst; //非阻塞赋值。//相当于经过两个时钟触发，//key_rst存储的是当前时刻key的值，//key_rst_pre存储的是前一个时钟的key的值end endassign key_edge = key_rst_pre & (~key_rst);//脉冲边沿检测。//当key检测到下降沿时，//key_edge产生一个时钟周期的高电平reg [17:0] cnt; //产生延时所用的计数器，系统时钟12MHz，//要延时20ms左右时间，至少需要18位计数器 //产生20ms延时，当检测到key_edge有效是计数器清零开始计数always @(posedge clk or negedge rst)beginif(!rst)cnt <= 18'h0;else if(key_edge)cnt <= 18'h0;elsecnt <= cnt + 1'h1;end reg [N-1:0] key_sec_pre; //延时后检测电平寄存器变量reg [N-1:0] key_sec; //延时后检测key，如果按键状态变低产生一个时钟的高脉冲。如果按键状态是高的话说明按键无效always @(posedge clk or negedge rst)beginif (!rst) key_sec <= {N{1'b1}}; else if (cnt==18'h3ffff)key_sec <= key; endalways @(posedge clk or negedge rst)beginif (!rst)key_sec_pre <= {N{1'b1}};else key_sec_pre <= key_sec; end assign key_pulse = key_sec_pre & (~key_sec); endmodule二.管脚分配
三.实现过程讲解及效果
